Может кто знает, есть ли у альтеры средства для контроля и выравнивания задержек для группы сигналов (шины данных, например). Может, можно как-то прямо указать квартусу, что такую-то группу сигналов надо разводить вместе, чтобы не было различий в задержках сигналов на выходе fpga для всей группы? Пытался делать assignmеnt-ы, что-то не особо помогает.
Сама схема синхронная, типа
if(clk'event and clk = '1') bus(7 downto 0) <= buffer(7 downto 0);
end if;
Так вот есть подозрение, что когда bus подключен к множеству разных буферов, а не к одному, то сигналы в группе bus могут разъехаться во времени друг относительно друга.